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반도체 업계를 선도하는 집적 회로(IC) 파운드리 기업들은 이미 7나노 및 5나노 웨이퍼를 출하하고, 3나노 제품 검증도 진행 중입니다. 고밀도 트랜지스터는 웨이퍼 제조 공정 비용을 상승시키기에 웨이퍼 비용은 계속해서 치솟고 있습니다. 새로운 노드 사용시 결함 밀도를 비교적 낮은 수준으로 유지할 수 있다고 해도, 실리콘의 단위 면적당 비용은 비선형적으로 증가합니다. 이러한 경제성은 미래 제품 구조에서 새로운 패키징 기술을 논의하게 했습니다.

성능이 가장 중요한 애플리케이션에 새로운 실리콘 노드가 제공하는 트랜지스터 밀도와 클럭 속도를 활용하는 방안을 고려 중입니다. 그렇다면 이것은 최신 실리콘 노드를 사용해 성능을 향상시킬 필요가 없는 일반 고성능 다이의 다른 영역에는 어떤 영향을 미칠까요?

그동안 반도체 업계는 이기종 패키징을 정답으로 여기면서, 오랫동안 신성하게 우러러봐왔지만 최근에 들어서야 설계 방식 실용화에 성공했습니다. 단일 다이가 될 수 있었던 시스템온칩(SoC)의 일부를 균질한 디자인으로부터 깎아내서, 더 작은 독립형 실리콘 다이를 만든 것입니다. 첫 번째 추세는 메모리, 작용 범위가 넓은 직렬/병렬(SerDes) 유형과 통신하는 입력/출력 I/O 블록을 제거하는 것이었습니다.

이렇게 하면 IC 기능 블록을 반복적으로 검증하고 재사용할 수 있는 전기적, 기능적, 물리적 구성 요소 환경이 조성됩니다. 이러한 방식으로 최초의 투자를 수많은 최종 장치로 분산시키는 것은, 불과 몇 년 전만 해도 상상도 할 수 없는 일이었습니다.

반도체 업계는 2.5D 실리콘관통전극(TSV) 제품들과 함께 새로운 진화를 시작했습니다. 그 덕분에 동일한 IC 패키지에서 특정 애플리케이션을 위한 IC(ASIC)와 함께 초고밀도 DRAM 메모리 또는 고대역폭 메모리(HBM)을 적용할 수 있게 되었습니다. 이제 기능 블록으로서의 이 회로 아이템들은 SoC에서 제거되고 있습니다. 그 예로는 독립형 실리콘 칩렛으로서의 중앙 처리 장치(CPU), GPU, 일반 연산 및 고속 IO 블록 등이 있습니다.

이런 발전에 부합하기 위하여 소수 또는 다수의 다이(로직 또는 메모리)를 고성능 디스크리트 다이 컬렉션에 통합하기 위한 핵심 기술이 몇 가지 개발되었습니다. 종래의 패키지 기판을 활용하는 고밀도 멀티 다이 제품, 이른바 멀티칩 모듈(MCM) 플립 칩 볼 그리드 어레이(FCBGA), 2.5D TSV와 고밀도 팬아웃(HDFO) 제품 같은 극도로 섬세한 구조가 모두 기술 개발의 결실입니다. 현재는 기판 SWIFT(S-SWIFT) 기술을 활용하는 새로운 칩렛 통합을 검증 중입니다. S-SWIFT HDFO 솔루션을 채택하면 2-μm 라인과 2-μm 공간, 6중 레이어 구조까지의 미세 라인 라우팅을 이용할 수 있습니다. 지난 3년 간의 발전을 통해, 이 모듈 제조 기술은 칩렛과 HBM 메모리를 실제로 통합할 수 있는 수준까지 향상되었습니다. S-Connect는 HDFO와 브리지의 결합체이며 현재 내부 검증 단계에 있습니다.

칩렛을 사용하는 이기종 구조 구현에 사용할 IC 패키징 기술을 선택하는 데 막대한 영향을 끼치는 요소는 칩렛들 사이의 통신 인터페이스입니다(그림 1 참조). 다이들 사이의 IO가 100s 또는 1000s인 고속 병렬 인터페이스가 많은 애플리케이션에 선호되며, 이를 위해서는 실리콘 인터포저나 고밀도 팬아웃(HDFO S-SWIFT), 브리지 기술(S-Connect)을 사용하는 2.5D TSV와 같은 고밀도 인터커넥트가 필요합니다.

그림 1: 다이 투 다이 인터페이스 선택

S-SWIFT는 구리 미세 라인 포토리소그래피와 유기 유전체를 사용하여 현장에서 생성하는 신호 라우팅 밀도의 수준을 높입니다. S-Connect는 이와 동일한 고밀도 RDL 기술을 더 드물게 사용하지만, 고밀도 브리지를 추가해서 칩렛 간의 초고밀도 라우팅을 지원합니다. 구리 하이브리드 본딩을 통해 구현하는 초고밀도 수직 다이 투 다이 상호 연결을 사용하는 3D 다이 적층은 앞으로도 2D 통합을 보완하는 요소가 될 것입니다.

이러한 패키징 기술은 미래가 유망합니다. 칩렛의 2D 통합을 위한 신제품 설계는 작년에만 4배 증가했습니다. 실리콘 아키텍처의 유연성 향상, 칩렛 재사용, 시장 출시 속도 단축, 전반적인 비용 절감은 앰코가 이기종 IC 패키징 로드맵에서 발전을 지속하는 과정에서 패키징 업계에서의 혁신을 주도하는 비결입니다.

작성자 정보

Mike Kelly는 앰코테크놀로지 첨단 패키지 및 기술 통합 부문 이사로서 2005년 입사 이래 EMI 차폐, 열 강화 패키지, 센서, 2.5D TSV와 고밀도 팬아웃(HDFO)을 비롯한 고밀도 MCM 패키지를 위한 패키지 개발을 주도해왔습니다. 25년 동안 전자 공학 및 IC 패키지 설계 및 제조 분야에서 경력을 쌓으면서 폴리에스터 연성 회로, 공융(Eutectic) 플립 칩, IC 패키지 설계, 신호 무결성 등 다양한 프로젝트를 관리했습니다. 또한 반도체 분야에서 40개 이상의 특허를 보유했고 기계 및 화학 공학 석사 학위를 받았습니다.